|
數(shù)字相關(guān)器使用了DSP技術(shù)，令體積大為縮小。與其前一代產(chǎn)品相比，它隨著功率的大幅降低與USB端口的應(yīng)用，使得全套系統(tǒng)有了突出的便攜性與兼容性，可為筆記本電腦控制。
目前，數(shù)字相關(guān)器可以適用于多種應(yīng)用目的，其中包括動(dòng)態(tài)光散射與靜態(tài)光散射測(cè)量與研究。它支持可調(diào)整的延遲時(shí)間范圍，從而產(chǎn)生一個(gè)從25ns至1310s的相關(guān)函數(shù)，即動(dòng)態(tài)范圍約1011。中速通道與低速通道可以作為獨(dú)立相關(guān)器使用，同時(shí)處理不同的輸入信號(hào)。例如，它可被用來(lái)對(duì)來(lái)自獨(dú)立檢測(cè)器的兩個(gè)光散射信號(hào)進(jìn)行相關(guān)運(yùn)算。產(chǎn)品內(nèi)置了微處理器，從而在工作時(shí)不會(huì)占用計(jì)算機(jī)的CPU。更突出的是，與其它的相關(guān)器比較，本產(chǎn)品不需要任何形式的預(yù)置。
算法在DSP+FPGA系統(tǒng)中的實(shí)現(xiàn)：
由于數(shù)字相關(guān)器主要由FPGA和DSP來(lái)完成，因此主要的算法將嵌入進(jìn)這兩個(gè)芯片中。
DSP+FPGA系統(tǒng)的最大優(yōu)點(diǎn)是結(jié)構(gòu)靈活，有較強(qiáng)的通用性，適合于模塊化設(shè)計(jì)，從而能夠提高算法效率；同時(shí)其開(kāi)發(fā)周期較短，系統(tǒng)容易維護(hù)和擴(kuò)展，適合實(shí)時(shí)信號(hào)處理。
實(shí)時(shí)信號(hào)處理系統(tǒng)中，低層的信號(hào)預(yù)處理的數(shù)據(jù)量大，對(duì)處理速度的要求高，但運(yùn)算結(jié)構(gòu)相對(duì)比較簡(jiǎn)單，適用于FPGA執(zhí)行硬件實(shí)現(xiàn)，這樣能同時(shí)兼顧速度和靈活性。高層處理算法的特點(diǎn)是所處理的數(shù)據(jù)量較低層算法少，但算法的控制結(jié)構(gòu)復(fù)雜，適用于運(yùn)算速度高、尋址方式靈活、選用通信機(jī)制強(qiáng)大的DSP 芯片來(lái)實(shí)現(xiàn)。
DSP+FPGA系統(tǒng)的核心由DSP芯片和可重構(gòu)器件FPGA組成。另外還包括一些外圍的輔助電路，如存儲(chǔ)器、先進(jìn)先出（FIFO）器件及FLASH ROM等。FPGA電路與DSP相連，利用DSP處理器強(qiáng)大的I/O功能實(shí)現(xiàn)系統(tǒng)內(nèi)部的通信。從DSP角度看，F(xiàn)PGA相當(dāng)于他的宏功能協(xié)處理器。外圍電路輔助核心電路進(jìn)行工作。DSP和FPGA各自帶有RAM，用于存放處理過(guò)程所需要的數(shù)據(jù)及中間結(jié)果。FLASH ROM中存儲(chǔ)了DSP執(zhí)行程序和FPGA的配置數(shù)據(jù)。先進(jìn)先出（FIFO）器件則用于實(shí)現(xiàn)信號(hào)處理中常用到的一些操作，如延遲線、順序存儲(chǔ)等。
在本系統(tǒng)的設(shè)計(jì)中，DSP采用C5409A，同時(shí)采用AM29LV200BT作為DSP的外掛FLASH，存放相應(yīng)的程序；FPGA采用的是XCV600E，同時(shí)采用XC18V00作為專用配置芯片，存放FPGA程序；在FPGA中將進(jìn)行FIFO的設(shè)計(jì)，DSP通過(guò)對(duì)FIFO的讀取來(lái)實(shí)現(xiàn)兩塊芯片間的通信。
總體的算法分為FPGA和DSP部分：FPGA的算法主要包含的功能是，產(chǎn)生AD采樣時(shí)鐘，接收AD數(shù)據(jù)，滑動(dòng)相關(guān)，F(xiàn)IFO構(gòu)成及DSP中斷產(chǎn)生；DSP含有：同步算法，判決算法。
FPGA和DSP兩部分的算法必須協(xié)同運(yùn)行，他們之間的關(guān)系是：FPGA的算法由時(shí)鐘來(lái)驅(qū)動(dòng)，每個(gè)時(shí)鐘到來(lái)時(shí)，他都要進(jìn)行相應(yīng)的數(shù)據(jù)接收，滑動(dòng)相關(guān)，將相關(guān)值推入FIFO的操作，當(dāng)他將FIFO置到一定程度時(shí)，則向DSP發(fā)中斷信號(hào)；DSP的程序在大部分時(shí)間處于一種循環(huán)等待的狀態(tài)，而他一收到FPGA 的中斷，則進(jìn)行響應(yīng)，先將FIFO里面的若干數(shù)據(jù)讀出，然后進(jìn)行相應(yīng)的中斷處理，由DSP完成同步處理，相關(guān)判決并實(shí)現(xiàn)基帶通信。
|
